75年前，人们发明了晶体管，此后不久集成电路（IC）诞生了。晶体管特征尺寸逐渐变小，随之而来的是更便宜的价格，这就是著名的摩尔定律（Moore’s law）。今天，复杂的处理器芯片包含了超过1000亿个晶体管，但尺寸减小（scaling）的速度已经放缓，它也不再是提高芯片特定应用性能的唯一甚至主要的设计目标。摩尔定律将如何进一步发展？诸如三维（3D）集成的新设计方法将专注于提高信息处理速度，而不仅是提高芯片上晶体管的密度。
尽管摩尔定律预测了每个晶体管成本下降的速度，但对于晶体管的尺寸，人们普遍认为是二维（2D）芯片阵列的面积大小或“占地面积”（footprint）。在过去的75年中，随着特征尺寸从微米级减少到纳米级，新制造技术实施过程中的问题多次引发了人们对“摩尔定律终结”的担忧。20年前，人们对几种难以扩展的技术发展普遍持悲观态度。即便在此背景下，M.S.L.预测，金属氧化物半导体场效应晶体管（MOSFET）在所谓的65nm节点以下的缩放（在2003年是最先进的）不会减慢，而是会在达到缩放限制之前的至少十年内保持不变。
事实上，从2003年的每个芯片约1亿个晶体管持续发展到到今天，每个芯片多达1000亿个晶体管。一种方法是通过提升开关电流比保证实际操作，并抑制漏电流，以减少功率浪费。2003年，应变硅（strained silicon）被引入并作为沟道材料，通过提高电子速度来增加开态电流。2004年，具有高介电常数的栅极绝缘体降低了关态的漏电流。2011年，FinFET（一种非平面晶体管结构）被引入商业化集成电路中，通过栅电极优化增加了对能量势垒的静电控制（从而提高了开关电流比）。进一步改善栅极静电控制的“全方位栅极晶体管”（Gate all-around transistors）目前正在开发中。可以制造的晶体管尺寸受到图案化和蚀刻的限制，图案化是通过一种被称为光刻（photolithography）的工艺完成的，在光刻过程中，光敏聚合物在芯片上形成掩模用于蚀刻，图形化的最小尺寸由所用光的波长决定。最近出现的极紫外光刻（EUV）使得摩尔定律有可能延续到比7纳米更小的节点处。
二维（2D）纳米电子学、三维（3D）超规模集成和功能化集成都可以扩展摩尔定律，但都面临实质性的挑战和根本性限制。
芯片上晶体管的数量仍在增加，但由于更小的晶体管功能受限，晶体管数量增加的速度已经明显放缓。具体来说，沟道(源极和漏极之间的区域，栅极作为开关) 的长度现在是10纳米，在更短的通道长度下，